SDS1000X-E采用的XC7Z020 SoC芯片拥有基于Artix-7架构的双核ARM Cortex-A9处理器(PS) FPGA(PL)，其中处理器部分支持的最高频率为866 MHz，FPGA部分包含85k逻辑单元、4.9 Mb块RAM和220 DSP片。它还支持常用的外部存储器，如DDR2/DDR3，非常适合数字示波器中的数据采集、存储和数字信号处理。同时，Zynq-7000的PS(处理器系统)和PL(可编程逻辑)部分通过AXI高速总线互联，可以有效解决传统数字存储示波器中CPU和FPGA之间数据传输的带宽瓶颈问题，有利于减少数字示波器的死区时间，提高波形捕获率。用单片SoC芯片取代传统的CPU FPGA分立方案，还可以减少硬件布局面积，有利于将高性能处理系统集成到紧凑的入门级示波器中。
数据采集和存储
图2 Zynq-7000架构的SPO引擎
SDS1000X-E采用的高速模数转换(ADC)芯片，其数据接口采用LVDS差分对的形式，每对LVDS的速率为1 Gbps。采用Zynq-7000芯片，可编程IO的最高LVDS速率可达1.25 Gbps，可以保证稳定可靠地接收ADC采样的数据。
同时，FPGA接收的高速ADC数据需要实时写入存储器。以8位、1 GSa/s ADC为例，其输出数据吞吐速率为1 Gbyte/s，Zynq-7000支持DDR2、DDR3等常用低成本存储器，DDR3最高接口速率可达1066 mt/s，因此使用单片DDR3可以满足上述ADC输出数据的实时存储要求。而且Zynq-7000支持PL共享PS内存。只要给PS部分预留足够的内存带宽，剩下的带宽用来存储ADC数据，PL部分就不需要外插内存，降低了成本。
更重要的是，基于Zynq-7000中丰富的可编程逻辑资源(XC7Z020中的85k等效逻辑单元)，SDS1000X-E集成了高灵敏度、低抖动、零温漂的数字触发系统，使其触发更加精确；各种智能触发功能，如斜率、脉宽、文章、超时、欠幅、码型等。可以帮助用户更准确地隔离感兴趣的波形；协议触发器甚至可以直接使用符合条件的总线事件(比如I2C总线的起始位或者UART的特定数据)作为触发条件，大大方便了调试。
图3模拟触发系统和数字触发系统的触发抖动对比
数据交互
随着数字示波器设计的日益复杂和处理器的改进的处理能力，总线结构日益成为系统性能的瓶颈。传统的入门级数字示波器使用低成本的嵌入式处理器作为控制和处理核心，使用低成本的FPGA实现数据采集和存储。它们通过并行局部总线互连，处理器作为主设备，FPGA作为从设备。其它处理器外设，如FLASH和USB控制器，也连接到总线，如图4所示。
图4传统架构的嵌入式处理器与FPGA的互联
这种互连的最大问题是数据吞吐量低。首先，因为本地总线通常是异步的，理想情况下，读/写访问至少需要3个周期(1个设置周期、1个访问周期和1个保持周期)。以16位位宽、外部总线频率为100 MHz的本地总线为例，理想的最大总线访问吞吐率为66mb/s；二是因为读写操作共用一套地址和数据总线，所以是半双工操作；三个从设备将竞争总线，从而降低每个从设备的有效数据吞吐速率。以采样率为1 GSa/s的数字示波器为例。采样10 M点只需要10 Ms，但传输10 m点至少需要150 ms(以理想的66 MB/s总线吞吐率为例)，是数据采样时间的15倍。换句话说，即使不考虑数据处理的时间，死时间也达到了15/16=93.75%。
SDS1000X-E采用Zynq SoC架构，处理器(PS)和FPGA(PL)通过高速AXI总线互联，可以有效解决两者之间数据传输的带宽瓶颈问题，大幅提高数据吞吐率，减少示波器的死区时间。Zynq-7000使用的四个AXI-惠普端口，每个端口支持最大位宽64位，最大时钟频率250 MHz同时读写通道分离，可以进行全双工操作；PS和PL是点对点传输，不存在与其他设备的总线竞争。当使用单个HP端口传输数据时，其吞吐率可以轻松达到双向1 GB/s的速度，四个端口的总读写速率超过8 GB/s，远大于本地总线的传输速率。
图5 ZYNQ SOC中处理器与可编程逻辑的互连
数字信号处理
SDS1000X-E配备了许多实用而强大的数字信号处理功能，如支持1 M点运算的FFT、增强分辨率(Eres)、14 M全采样点的串行协议解码、14 M全采样点的各种测量和数学运算等。大大提高了入门级数字示波器的数字信号处理能力。
zynq-7000 丰富的硬件资源为SDS 1000X-E的数字信号处理功能提供了强有力的支持，SDS1000X-E采用的XC7Z020 SoC芯片，PS部分拥有双核ARM Cortex-A9处理器，最高频率866 MHz，并行协处理器NEON可以在软件层面进行数字信号处理；PL部分有220个DSP片和4.9mb块ram再加上PS和PL之间数据接口的高吞吐量，可以灵活配置不同的硬件资源，用于不同的数字信号处理。
指令复杂、适合软件实现的功能可以在PS端实现，比如信号上升沿的测量；需要大量乘法和累加运算，对硬件资源依赖度高的功能可以在PL侧实现，比如示波器常用的插值滤波。
对于一些复杂的函数，可以利用PS和PL之间的高数据带宽进行协同处理，比如FFT运算。在PL端，利用丰富的DSP片和块RAM资源，构建一个协处理器来加速基本的FFT运算，而在PS端，实现复杂的窗函数计算、绘图、UI等操作。基于这种协同处理架构，SDS1000X-E上的FFT支持高达1M点的FFT，不仅可以获得极高的频谱分辨率，而且大大加快了频谱刷新速度。图6显示了SDS1000X-E上16 k点FFT和1 M点FFT的频谱分辨率对比。本例中，我们向示波器输入一个双音信号，其频率为100 MHz和100.05mhz，在16 k点FFT得到的频谱中，我们可以无法区分两个彼此如此接近的正弦信号，信号显示为一个频率。而1 M点FFT的频谱图显然有更细致的频谱和信号处理增益。从横向100倍展开图可以看出，距离为50 kHz的两个正弦模型可以很好的区分。
图1m点FFT实现极高的频谱分辨率。
同样，在SDS1000X-E中，也有很多这样的高性能数字信号处理是通过PS和PL之间的相互协作处理获得的。例如，SDS1000X-E可以在14 M全采样点上执行各种测量和串行协议解码，它可以很多中高端示波器都做不到。在图7中，上面两张图是一款主流中音示波器10 ns上升沿的测量结果，下面两张图是SDS 1000X-E对同一信号的测量结果，大家可以看到，在小时制下，两者的测量结果都是准确的，与实际上升时间相差不大。但在大时基下，右上图显示示波器只能显示48纳秒每格100美元。注意此时它的原始采样率仍然是1 GSa/s，说明它的测量对象不是原始波形数据，而是映射到屏幕上的压缩数据。下图显示了SDS1000X-E在1 ms/div时基下的测量结果。注意此时的采样率也是1 GSa/s，但显示的测量精度仍然达到了1 ns，能够真实的反映信号参数。
SDS1000X-E基于所有采样点的数字信号处理和高达14 M点的存储深度，使用户可以在大时基内观察整个信号，同时仍能获得详细的处理结果；同时，由于其基于Zynq架构的处理模式，信号处理的性能和速度都是最优的，具有更好的实时性和灵活性。
图7压缩点与全采样点测量精度对比
关于SDS1000X-E
Lent SDS 1000X-E系列超级荧光示波器，拥有70M、100MHz、200MHz带宽型号，采样率1 GSa/s，标准存储深度14 Mpts，最常用功能人性化一键设计；采用SPO技术，具有出色的信号保真度：噪底低于业界同类产品，最小量程仅为500V/div；创新的数字触发系统，触发灵敏度高，触发抖动小；波形捕捉速率高达40万帧/秒(序列模式)，256种亮度等级和色温显示；支持丰富的智能触发、串行总线触发和解码；支持历史模式、序列模式和增强分辨率模式(ERES)；丰富的测量和数学运算功能；1M FFT可以得到非常细致的频率分辨率；14M全采样点测量，保证测量精度和采样精度一致，不失真；是一款高性能经济型通用示波器。
关于Zynq-7000
Linxzynq-7000全可编程SoC (AP SoC)系列集成了ARM处理器的软件可编程性和FPGA的硬件可编程性，不仅可以实现重要的分析和硬件加速，还可以在单个器件上高度集成CPU、DSP、ASSP和混合信号功能。Zynq-7000设备搭载双核ARM Cortex-A9处理器，集成基于28nm Artix-7或Kintex-7的可编程逻辑，可实现卓越的性能功耗比和最大的设计灵活性。
关于AXI巴士
Axi(高级可扩展接口)是一种总线协议，是ARM提出的AMBA(高级微控制器总线架构)协议中最重要的部分，是一种高性能、高带宽、低延迟的片上总线。它的地址/控制和数据阶段是分开的，并且支持错位数据传输。同时，在突发传输中，只需要首地址，同时读写数据通道分离，支持乱序传输访问和乱序访问，更容易做时序收敛。AXI是AMBA的一种新的高性能协议。AXI技术丰富了现有的AMBA标准，满足了超高性能和复杂片上系统(SoC)设计的要求。
硬件工程师的基本技能(一)——示波器的使用和原理
基本硬件技能(3) 3354示波器探头
标签：数据示波器总线