什么是Verilog？verilog一般指Verilog HDL。Verilog HDL是一种硬件描述语言(HDL)，它以文本形式描述数字系统硬件的结构和行为。它可以用来表示数字逻辑系统完成的逻辑电路图、逻辑表达式和逻辑功能。Verilog HDL和VHDL是世界上最流行的两种硬件描述语言，都是在20世纪80年代中期开发的。前者由Gateway设计自动化公司开发，该公司于1989年被Cadence公司收购。两种HDL都是IEEE标准。
Verilog发展历史1、1981网关自动化(GDA)硬件描述语言公司成立。
2、1 1983年，公司的Philip Moorby开创了Verilog HDL，Moorby后来成为Verrlog HDL-XL的主要设计者，也是Cadence公司的第一个合作伙伴。
3、1984-1985 Moorby设计了第一个关于Verilog HDL的模拟器。
4、 1986年，Moorby对Verilog HDL的发展做出了又一重大贡献，提出了用于快速门级仿真的XL算法。
5、随着Verilog HDL-XL的成功，Verilog HDL语言发展迅速。
6、1987 Synonsys公司开始使用Verilog HDL行为语言作为综合工具的输入。
7、 1989年，Cadence收购Gateway公司，Verilog HDL成为Cadence公司的私有财产。
8、 1990年初，Cadence公司将Verilog HDL从Verilog HDL-XL中分离出来，公开发布了Verilog HDL。随后，OVI(Open Verilog HDL International)成立，负责Verilog HDL的开发。Ovi由Verilog HDL用户和CAE供应商组成，并制定了标准。
9、 1993年，几乎所有的ASIC厂商都开始支持Verilog HDL，他们认为Verilog HDL-XL是最好的仿真器。与此同时，OVI发布了Verilog HDL规范的2.0版本，IEEE接受了将OVI的Verilog HDL2.0作为IEEE标准的提议。
当前位置1995年12月，IEEE为Verilog HDL制定了标准IEEE1364-1995。
任何新事物的出现都有其历史演变过程。早期的硬件描述语言是基于高级语言和一些特殊的约定。其目的是实现RTL级仿真来验证设计的正确性，而不是像传统的手工设计过程那样必须等到原型完成。
verilog的特点1、使用verilog HDL进行电路设计的最大好处是设计与工艺无关，使得实际电路的设计可以不考虑工艺实现的细节，只根据系统设计的要求施加不同的约束。
2、可以在各个抽象层次对设计进行模拟验证，及时发现可能的设计错误，缩短设计周期，保证整个设计过程的正确性；
3、能够准确简洁地描述不同抽象层次的设计系统，如系统级、行为级、RTL (RegisterTransfer Level)、门级、开关级等。
Verilog逻辑门级描述逻辑门级描述的抽象层次低于晶体管级。实际的硬件电路往往建立在逻辑门级网表的基础上，设计人员往往在更高的抽象层次上进行设计。尽管如此，逻辑门级的设计更接近真实的电路形式。Verilog提供了一系列逻辑门原语供用户使用。例如，not、and、or、nand、nor、xor、xnor。逻辑门原语类似于模块，可以被实例引用使用。
Verilog晶体管级描述Verilog可以在较低的抽象层次上描述电路，这是一个重要的特性。Verilog提供多种晶体管级(也称开关级)元件类型，包括N型金属氧化物半导体场效应晶体管(关键字nmos)、P型金属氧化物半导体场效应晶体管(关键字pmos)、互补金属氧化物半导体(关键字cmos)、带阻抗的互补金属氧化物半导体(关键字rcmos)、电源单元(关键字supply1)、接地单元(关键字supply0)等等。所有晶体管都可以设置延迟属性。设计人员可以使用这些低级组件来构建所需的逻辑门，或者直接形成其他高级组件。
verilog的使用Verilog HDL是在应用最广泛的C语言基础上开发的一种硬件描述语言。它是由GDA(网关设计自动化)公司的PhilMoorby于1983年底发起的。最初只设计了一个仿真验证工具，后来陆续开发了相关的故障仿真和时序分析工具。1985年，Moorby推出了第三款商用模拟器Verilog-XL，大获成功，从而使Verilog HDL迅速得到普及和应用。1989年，CADENCE收购了GDA，使得VerilogHDL成为该公司的独家专利。1990年，CADENCE公开发布了Verilog HDL，并成立了LVI组织，推动Verilog HDL成为IEEE标准，即IEEE标准1364-1995。
Verilog HDL最大的特点就是易学易用。如果有C语言编程经验，可以在短时间内快速学习掌握，所以可以安排Verilog HDL内容在ASIC设计相关课程中讲授。由于HDL语言本身是专门为硬件和系统设计而设计的，这种安排可以使学习者同时获得设计实际电路的经验。相比之下，学习VHDL更难。但是Verilog HDL的自由语法也容易导致初学者犯一些错误，这一点要注意。
标签：VerilogHDL硬件设计