一、两个d触发器怎么设计一个同步四进制加法计数器？
用进位输出上升沿D触发器和门电路设 比较对待
二、用JK触发器和门电路设计一个同步六进制加法计数器，写出设计过程并画逻辑图？
6进制同步加法计数器需要3个jk触发器，由000,001,010,011,100,101後重置，
三、利用jk和d触发器设计四进制计数器？
首先 JK相连得到一个T触发器,输入 T(就是JK),CTRL，输出Q 设四个T的输出状态是Q3 Q2 Q1 Q0 也就是每高一级（每高一位）由低位来驱动 T0123 连 1 C0连 CLK C1 连 Q0 C2 连 Q1 C3 连 Q2 这样得到的是不带进位的计数器 进位CF = Q0 & Q1 & Q2 & Q3 也就是全1的时候在一个周期就肯定进位了 其实每个T触发器实现了一级分频，不停分下去就是四分频八分频了。
四、设计一个十进制计数器最少需要多少个D触发器？
4个十进制即十种状态，需要4位来表示，每一位需要一个触发器，所以要四个二进制的一个就行，来一个脉冲触发器的状态翻转。八进制的需要三个串联。十进制的和十六进制的差不多，需要四个。十进制的需要在计数满十后，利用逻辑门将计数器清零。
五、用74160和门电路设计一个五十进制计数器(注：74160是十进制的加法计算器，以步清零，同步置数)？
方法很简单：用两片74160级联，第一片作个位计数，计数到10芯片会自动输出进位信号，芯片要么自己清零要么从进位端视清零信号极性来决定是否加反相器，这个进位信号又作为第二片的时钟信号或者片选信号，同样视信号极性来决定是否加反相器，这样第一片计数到10时自己清零，第二片计数一次，当第二片刚计数到5时说明整个电路刚好计数50次，那么从第二片的数据输出端译出二进制5的清零或置数信号接到第二片的清零或置数端，这时需要自己设计门电路来检测二进制5，只有在5的时候才输出信号去清零或置数，这个信号同时也作为计数到50的触发信号从而去触发后级电路。不懂的可随时回复我。希望我的回答能帮助到你。
六、试用上升沿触发的D触发器和门电路设计一个同步三进制减计数器？必有重谢？
任何序列检测器，有一种设计简单的方法。 要检测串行信号0110，具体的方式就是用四位D触发器同步直连，构成移位寄存器，实现串行输入转并行输出，然后把Q3'Q2Q1Q0'并接到与门，与门输出接报警器。当输入0110时，与门输出为高电平，报警器响应。考虑到此时要停止检测，则把与门输出和CLK接或非门以后再作为D触发器的触发信号CLK'（或者用低电平有效的TG门）。当检测到0110，与门输出为1，或非门输出CLK'为0，此时D触发器为保持状态，既停止检测。 串转并，是理论上适用于各类序列检测器的设计思路，设计简单，但是电路复杂。另一种麻烦一点的思路是，采用状态机化简方法，需要用到的D触发器会比较少。
七、急急急急。设计一个用D触发器实现RS触发器功能的电路，并且要给出功能表和电路图？
JK触发器真值表：
J 0 0 1 1
K 0 1 0 1
Q Q 0 1 Q非
D触发器真值表：
D 0 1
Q 0 1
RS触发器真值表：
R 0 1 1 0
S 1 0 1 0
Q 1 0 Q 不定
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逻辑原理？根据基本RS触发器可以组成JK触发器。您是想要内部逻辑电路原理吗？那么查组件手册一般都有内部原理图。通过逻辑电路原理图就知道其工作原理了。