在芯片设计中，我们经常用PPA(功耗、性能、面积)来衡量芯片的指标。性能直接取决于定时参数。因此，时序设计在后端设计中起着重要的作用。今天，让下面介绍时间序列分析中最重要的概念——STA。
我们现在的生活中其实有很多计时问题，比如下面两个例子：
我打电话给张三，但电话是李四接的
这意味着数据传输过程中出现了问题，导致芯片无法工作。
我想要一辆法拉利，你却给了我一辆QQ引擎的法拉利。
这意味着芯片不在正常频率下工作。
同样，在芯片设计的过程中，也有很多时序违规的情况。这就需要我们在设计中验证时序的正确性。
一般来说，我们有以下两种验证方法：
(1)动态时序模拟
(2)静态时序分析(STA)
动态时序分析主要是用输入矢量作为激励来验证整个设计的时序功能。动态时间序列分析的精度取决于输入激励的覆盖范围。它最大的缺点是速度很慢。通常百万门的设计如果想覆盖所有测试，时间是按月计算的。静态时序分析呢？
静态时序分析是一种无需模拟时钟周期即可确定电路是否满足时序约束的方法。
应用特定的时序模型，分析特定电路是否违反设计者给定的时序约束。
与动态时间序列分析相比，它不不需要输入刺激，所以会很快。此外，它是基于路径的分析，使用穷举逻辑，如下图所示。理论上可以分析所有同步逻辑是否违反约束。
那么如何做STA，需要准备哪些文件呢？简单可以用下图来表示：
我们需要准备rc信息文件，如LibraryData(包括lib和单元的运行状况等。)、时序约束(包括时钟描述、设计边界约束和其他SDC)、门级网表、sdf/spef等。对于设计；然后你需要指定时序分析模式。最后，将生成设计中的详细时序分析报告。
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