从D触发器的角度解释建立和保持时间。
上图是用与非门实现的D触发器的逻辑结构。CP为时钟信号输入端，S和R分别为置位和清零信号，为低电平有效；d为信号输入端，Q为信号输出端；
来，让S说说D触发器的原理：(假设S和R信号都为高，不进行置位和清零操作)
当CP=0时：G3和G4关闭，Q3和Q4输出为1'然后G5和G6打开，Q5=D，Q6=/D。Q5，Q6
信号随着输入信号D的变化而变化；G1和G2构成一个SR锁存器。我们知道，当SR latch的S和R输入都为高电平时，锁存器的输出保持不变，因此Q和/Q保持不变。
当CP从0跳到1时：G3和G4导通，Q3=Q6=/D，Q4=Q5=d .根据SR latch的特性，Q=Q3=D，/Q=/D；CP=1时：无论D如何变化，Q3和Q4的信号都不会变化，因此输出也不会变化。具体原因可由感兴趣者推送；让重复CP=0的时刻。
从以上分析可知，输入信号D在CP=0时，经过两个与非门G5和G6的延时Tsu后，传输到Q5和Q6端，然后当CP跳变到1时，锁存到输出端。
让假设Tsu=5ns。如果D输入信号在CP跳至1之前4ns( 《5ns）的时候，才发生变化，那么在CP跳变为1时，输入信号D还没有传输到Q5和Q6，SR锁存器锁存的将是D变化之前的数据。也就是说D输入信号只有在CP跳变之前》 Tsu)就绪，则触发器可以将数据锁存至Q输出端口，这意味着应保证信号的建立时间。
CP跳到1后，Q5和Q6的信号只能通过两个与非门G3和G4的延时(Thd)传输到Q3和Q4，构成了SR锁存前对D输入的阻断，保证了CP=1时输入数据的变化不会影响锁存结果。
让假设Thd=5ns。如果D输入信号在CP跳到1后的5ns内跳变，因为Q3和Q4都是1'Q5和Q6的状态将会跳变。在CP=1的瞬间，Q3和Q4随着Q的变化而跳变5、Q6，端子SR latch的输出Q也跳变，导致输出结果不正确。也就是说，在CP跳到1之后的Thd时间内，D信号不能变化，也就是要保证信号保持时间(Thd)。
审计彭静
标签：信号DCP