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1、同时按下win+r就可以看到在电脑屏幕的左下方出现一个运行窗口。
2、如图在输入栏输入cmd。
3、点击确定打开cmd，在你的桌面上会弹出一个如下图的命令提示符窗口。
4、shutdown -a就是关机，重启，注销回的cmd命令，只要在命令提示符中输入并且回车确定即可关机。
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2、Xilinx Virtex-6/Spartan-6 FPGA DDR3信号完整性分析和PCB布局指南
引言：在不断努力提高吞吐量的过程中，设计师们越来越多地将Xilinx®Virtex®-6 and Spartan®-6 FPGAs采用高性能DDR2和DDR3存储器，不断提高此类器件的运行速度。然而，当设计者考虑将这些超高吞吐量的梦想变为现实时，噩梦般的设计/调试周期似乎不可避免。本笔记致力于为设计者提供一套实用的工具，以解决基于Virtex-6/Spartan-6 FPGA的高性能设计问题。
1.介绍
根据系统要求，存储器以一组离散SDRAM或单个DIMM模块的形式连接到FPGA，如图1和图2所示。
图1、DDR3内存作为一组四个离散SDRAM的实现
图2、DDR3内存作为SODIMM模块的实现
FPGA的DDR2/3系统运行特性的组件和因素包括驱动器和接收器缓冲区、终端、互连阻抗、延迟匹配、串扰和电源完整性，这些因素最终决定了波形完整性和延迟是否允许接口按预期数据速率运行。
表1给出了DDR2和DDR3的一般比较，DDR2和DDR3存储器共用的信号如图3所示。
表1、DDR2和DDR3内存的要求比较
图3、DDR2和DDR3内存通用的体系结构和接口技术
本文件提供了适用于大多数基于信号完整性（SI）仿真的设计的指南，这些仿真使用Virtex-6和Spartan-6器件的IBIS模型。包含其他详细信息的文档链接可以在参考资料部分找到。
2.波形完整性
2.1 DQ、DM和DQS
DQ、DM和DQS网络通常是点对点连接，但涉及多级配置的情况除外。在这种情况下，存储器设备可以是堆叠芯片的形式，或者两个存储器可以背靠背地放置在PCB上。DQ、DM和DQS网络是双向的，在数据选通信号DQS的上升沿和下降沿实现数据DQ的锁存。因此，对于533MHz数据选通信号，其数据速率为1066Mb/s。片上终端（ODT）在写操作时总是在存储设备上使用，在读操作期间，Xilinx FPGA内激活数字控制阻抗（DCI），以确保双向高数据速率操作的匹配终端。
2.1.1 单端DQ和DM网络中的数据写入
在写的情况下，驱动程序在FPGA中，接收器在SDRAM中。Virtex-6 FPGA提供SSTL 1.5V I/O标准（IBIS模型：Virtex6_SSTL15_DCI_O)，SDRAM缓冲区必须提供ODT。通常，ODT值可在40Ω和60Ω之间选择, 产生的共同互连阻抗也在40Ω–60Ω。
在只涉及几个离散SDRAM的系统中，互连走线长度通常保持在500mil到2000mil的范围内。然而，在长度高达6000mil的情况下，成功运行是可能的。在使用一个或多个DIMM的应用程序中，通常可以看到这种大小的走线长度。由于电路端接正确，波形完整性在走线阻抗和长度的典型范围内保持良好。图4显示了一个完全张开的眼图，它满足DDR3 JEDEC标准的所有波形完整性要求，与模式相关的抖动非常小。快速和慢速驱动程序的仿真结果相似。
图4、数据写入操作推荐
2.1.2 单端DQ和DM数据读取
在读操作的情况下，驱动程序在SDRAM中，接收器在FPGA中。这这种情况下，Virtex-6 FPGA提供SSTL I/O模型（IBIS模型:Virtex6_SSTL15_DCI_I)包括分离戴维南终端。SDRAM I/O缓冲器通常提供两种不同的驱动强度，由其输出阻抗值34Ω 和40Ω。虽然这两种方法产生的波形几乎相同，但使用34Ω 驱动程序，这是推荐的。
建议的互连阻抗和走线长度与写操作情况相同。图5显示了一个完全张开的眼图，它满足DDR3 JEDEC标准的所有波形完整性要求，与模式相关的抖动非常小。快速和慢速驱动程序的仿真结果相似。
图5、数据读操作推荐
2.1.3差分DQS网络中的数据读写
为了减少延迟不确定性，FPGA和SDRAM的模型必须与用于数据信号的模型相同。DQS网络的仿真结果分别显示在图6和图7中的写入和读取情况。DQS采用差分技术，激励是周期性的。在DQ和DM网络中，走线长度为500mil–6000mil，差分阻抗为80Ω–120Ω 可以接受。实际上在这个范围内，100Ω 差分阻抗是最容易实现的，因此建议。从图6和图7中可以看出，上升沿和下降沿都是单调的，并且有足够的噪声裕度。快速和慢速驱动情况波形也表现出相似的行为，并且在所有情况下都满足过/欠冲限制。
图6、DQS写操作推荐
对于基于DIMM的拓扑（如图2所示），对FPGA和内存I/O、走线阻抗和走线长度的建议与本节前面描述的完全相同。信号确实需要通过DIMM连接器传播（这是与SDRAM使用情况相比的唯一区别），但连接器在1066 Mb/s的数据速率下仅呈现最小的不连续性。因此，数据和DQS波形与图4至图7中所示的波形基本相似。为便于布局，设计人员可以将单端走线阻抗保持在50Ω，差分阻抗为100Ω。
图7、DQS读操作推荐
2.2 时钟、地址、命令和控制
2.2.1 Fly-By拓扑和最大数据速率
时钟、ADDR（地址）、CMD（命令）和控制网络是点对多点连接，需要一种称为Fly-By的独特拓扑结构。Fly-By可以设想为一个菊花链连接没有stubs。这些信号是单向的，从FPGA驱动到SDRAM。利用差分时钟网络作为时序分析的参考信号。ADDR、CMD和控制信号仅锁存在正时钟信号的上升沿。
2.2.2 外部终端
ODT不适用于这些网络，外部离散是终端需要的。建议的形式是在远端放置一个电阻器，经过最后一个存储器件，并向上拉至½VDD电源轨。上拉电阻的值和互连线路的阻抗取决于网络上设备的数量，并通过仿真对这些值进行优化。单端走线阻抗为50Ω，上拉电阻值为50Ω 在大多数情况下，对于ADDR、CMD和控制网是足够的。复位RESET和CKE信号不需要端接。
对于时钟差分对，走线差分阻抗为100Ω 使用两个单独的50Ω上拉终端电阻。对于这些单向信号，Virtex-6 FPGA提供SSTL I/O标准（IBIS型号名称：Virtex6_SSTL15）。互连走线可分为三部分：
FPGA和第一个存储器之间的TL1每个内存之间的TL2最后一个存储器和终端之间的TL3图8和图9显示了互联走线的典型时序关系。
图8、CLK写操作推荐
图9、ADDR/CMD/CNTRL写操作推荐
每个内存器件引脚上都有一个短stub。仿真结果表明，当TL1、TL2、TL3和短stubs的长度尽可能短时，可以获得最佳的信号完整性。TL1的典型实际值为1000mil–3000mil，TL2和TL3的实际值小于1000mil，stub的实际值小于100mil。图8和图9所示的仿真结果来自以下数值：
TL1=3000milTL2和TL3=800milstub =100mil带和不带DCI的器件模型产生的波形基本相同，因此，两种模型都可以使用。图9显示了一个完全张开的眼图，它满足DDR3 JEDEC标准的所有波形完整性要求，与模式相关的抖动非常小。快速和慢速驱动程序的仿真结果相似。
对于DIMM（如图2所示），实现要简单得多，因为DIMM包含所有必需的终端电路。唯一的区别是信号需要通过DIMM连接器传输，这在533 MHz（533 Mb/s）的时钟（数据）速率下几乎没有影响。为方便起见，设计人员可将单端走线阻抗保持在50Ω ，差分阻抗为100Ω。
2.3 信号网的延迟匹配
虽然走线长度、阻抗和终端可以提供最佳波形完整性，但确保同步网络之间的延迟非常匹配也很重要。字节通道中的所有DQ和DM网络必须与其关联的DQS网络时序延迟相匹配。图4和图6所示的仿真结果叠加在图10中。VREF（0.75V）和0V分别用作DQ和DQS的阈值。
图10、3000mil走线长度的接收器上DQ和DQ之间的延迟
可以看出，与单端信号相比，差分信号（为了显示清晰而偏移–2V）具有稍小的延迟。这是由于使用了参考水平。为了最大化时序裕度，建议DQ/DM网络应与其相关的DQS时序延迟保持±5ps。
对于单向信号，所有ADDR、CMD和控制信号必须与时钟信号CK匹配。图8和图9所示的仿真结果叠加在图11中。尽管两种拓扑之间的走线长度完全匹配，但相对延迟并不一致。在第一个和最后一个SDRAM之间存在28ps的最大延迟不确定性。
图11、DDR接收器时钟CK和地址ADDR延迟
最小化走线和stub长度是PCB布局的关键。上述建议长度的任何增加都会增加延迟不确定性。由于这些网络的数据速率较低，因此建议每个接收器相对延迟容限为±25 ps。
此外，优选分段延迟匹配，即，每个传输线段（例如，时钟上的DTL1）必须与ADDR、CMD和控制网上的相应传输线段TL1匹配。表2和表3总结了延迟匹配要求。
表2、图1中离散SDRAM延迟匹配要求
在表3中，DIMM CONN表示DIMM连接器。DIMM模块已具有与其板载延迟匹配相关的容差。因此，在设计主板时，最好使用更紧的公差（例如，±5 ps）适用于所有网络。这种更严格的容忍度仍然很容易实现。
表3、图2中DIMM延匹配要求
为了保证匹配的延迟，在PCB布局过程中进行走线长度匹配。必须注意需要补偿的四个重要因素（图10）。
根据FPGA引脚分配，封装走线中可能存在大量的偏移。这应该通过适当延长或缩短相关PCB走线上进行补偿。每个Virtex-6/Spartan-6 FPGA的封装走线长度都可以使用Xilinx PARTGen获得。微带走线cm的传播速度大于带状走线cs的传播速度。因此，当一个组中的走线为总长度lm的微带走线和总长度ls的带状线走线时，需要速度补偿。总延迟为（（lm/cm）+（ls/cs））。先进的PCB布局软件具有根据走线类型计算总延迟的功能，使得这一要求易于保证。否则，必须通过计算总延迟来实现补偿，然后适当地延长或缩短微带或带状线部分。长号形状的弯曲走线是增加走线长度的简单技术。但是，由于平行走线段间的耦合，长号形状走线的延迟小于直线的延迟。在大多数情况下，通过确保平行段（图12中的L3）之间的间距为，≥25mil。图12、导致延迟差异的因素
使用过孔的进行层叠跳跃通常是不可避免的。含有通孔的走线的延迟比直走线的延迟大约10ps。这是由通孔的加载效应引起的；这取决于过孔、反焊盘、层叠的几何参数以及返回过孔的位置。建议将GND平面用作所有信号的参考平面，在这种情况下，返回过孔是GND过孔。因此，重要的是确保一个信号通孔至少有一个近距离接地通孔。理想的情况是，每个信号通孔被四个紧密间隔的GND通孔包围，从而形成所谓的受控阻抗通孔。此外，所有ADDR、CMD和控制网络都可以参考VDD电源平面。3.潜在的串扰和电源完整性问题
串扰增加了抖动，抖动降低了眼图张开，从而导致数据依赖性。如果将单端数据走线作为微带线进行布线，则串扰对于单端数据走线非常重要。
3.1 走线间距
通过增加长并行走线之间的间距来减少串扰。必须选择一个合理的数值，走线与其最近参考面（dr）之间的距离在这一确定中起着重要的作用。通常，对于带状走线，走线之间的边到边间距应大于2dr，对于微带走线，应大于7dr。建议增加GND过孔的数量并最大限度地使用带状线布线，以保持串扰水平可控。同样的信号间距规则也适用于差分信号，如时钟和DQS。
3.2 保持电源完整性
在本文中，电源完整性是指在最坏（最大）开关条件下满足电路板的电源容限要求（见表1）。未能满足这一要求可能会导致许多问题，例如，随着抖动和串扰的增加，所有这些最终都会降低时序裕度，这反过来又最终迫使降低数据速率操作。
VDD和VTT电源轨的公差要求可以通过几种不同的方式来满足；建议在平面层上使用shape，所需的去耦电容器数量为3到5个不同的值。VREF电源轨的公差比VDD和VTT更严格，它吸收的电流很小，目标阻抗很容易通过使用窄的走线和一个或两个去耦电容器在0.01-0.1μF的范围实现。重要的是，这些电容器放置在非常接近器件引脚。
4.实施指南
4.1 PCB层层叠
在定义任何PCB层层叠时，实现成本、性能和复杂性之间的良好平衡是最终目标。在图13和图14中，12层和14层示例显示为一个最佳的层叠。如果需要，可以方便地扩展以容纳更多层。
12层层叠
图13所示的12层层叠模型采用低成本、适用于RoHS的FR4材料，假设相对介电常数为4.2。所示的计算走线宽度和间距提供了易于实现的单端阻抗50Ω 差分阻抗为100Ω。层叠使用实心GND平面作为所有布线层的参考，以确保均匀的走线阻抗。在需要“跳层”的情况下，通过在信号过孔附近插入GND过孔，可以很容易地实现返回路径的连续性。电源层位于电路板的中间，由实心GND平面夹在中间。这样可以在不影响信号布线的情况下分割电源平面。此外，这种拓扑结构允许在电路板的顶层或底层方便地放置去耦电容器，因为它们的通孔的有效长度几乎相同。
图13、12层PCB层叠，FR4板材
14层层叠
采用双带状线结构以减少层数。为了减少串扰，这些层间的布线应该是垂直的。对于许多中等复杂度的设计来说，该层叠是一个合理的低成本、易用、实用的解决方案。然而，设计人员必须始终注意过多地并行走线。在使用DIMM进行设计时，最好使用单带状线结构，如图14中的14层叠所示。
图14、14层PCB层叠，Nelco 4000-13EP或者Iso408HR板材
图14所示的14层叠模型使用介电常数较低的材料，如Nelco 4000-13EP或Isola FR408HR。所需的走线阻抗可以方便地实现使用共同的走线宽度。与12层层叠相比，该模型的电源完整性得到了改善。这是由于在电源和接地层之间使用了较薄的介电层，从而产生了高频去耦效益。由于个别工艺和材料的变化，PCB制造商必须在制造前层叠进行审查、验证和可能的更改。
4.2 BGA扇出优化
在高密度设计中，在布局之后，布局和扇出通常是PCB设计过程中最耗时的部分。在DDR2和DDR3连接到Virtex-6/Spartan-6 FPGA的情况下，这包括在FPGA引脚映射施加的限制范围内将适当的FPGA引脚与适当的DDR2/DDR3信号相关联。Virtex-6/Spartan-6 FPGA的灵活性，最容易做到这一点的方法是，首先将组件放置在板上所需的位置，然后（最佳地）从DIMM或离散SDRAM向后布线到FPGA，使布线刚好在之前的分界点附近停止。然后可以小心地交换FPGA管脚，以确保布线可以在很少或没有交叉的情况下完成。
4.3 完成布局和布线
在一个适当的层叠和优化的BGA扇出完成后，然后放置关键部件。VREF去耦电容器应靠近器件引脚放置。VTT上拉电阻和去耦电容可以分组在最后一个存储器附近。较小值的VDD去耦电容可以分布在每个器件的引脚附近。仔细注意这些元件的放置，以避免阻塞布线通道。大值和大容量去耦电容器可放置在远离大多数布线的方便位置。所有去耦电容器应减少电感，减少的电感通常使用两个短而宽的走线从每个焊盘垂直于电容器的长度扇出走线。
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